STA 的基本概念：静态时序分析 (针对数字同步时序)
PT（Prime Time）
SDC 文件S家 Design constrants
1：Create_clock 和 Create_generated\_clock
2：Input Delay 和 Output Delay 要设置好
3：fan_out max_capacitance (后面挂在的C，rc 影响) max_transition（充放电时间）
4：set_false_path set_multicycle_path?
5：set_disable_timing ，有些path 直接不查？比如其中一些test path
Clock group
的目的是什么？
Setup hold fix
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